User Tag List

+ Trả lời chủ đề
Hiện kết quả từ 1 tới 7 của 7

Chủ đề: Loạt bài báo về : Các khuynh hướng của công nghệ điện tử trong năm 2005

  1. #1
    Uỷ viên ban điều hành Box khoa ĐTVT Avatar của nothingtolose
    Tham gia ngày
    Sep 2004
    Bài gửi

    Mặc định Loạt bài báo về : Các khuynh hướng của công nghệ điện tử trong năm 2005

    Bài 1: Hội thảo về các giải pháp cho các thách thức của công nghệ thiết kế tự động (Solutions to 2005's Technology Challenges at DAC)
    Electronics Engineering Trends in 2005 Series
    William H. Joyner, Jr.
    General Chair
    42nd Design Automation Conference

    Một số cụm từ tớ để nguyên cả tiếng Anh đề phòng viết sai. Và đây không là bản dịch nguyên gốc. Kiểm tra và tự bổ xung nhé.

    Tóm tắt :
    1. Thách thức cho các nhà thiết kế
    - Thiết kế cho sản xuất và chế tạo (Design for manufacturing (DFM))
    - Bảo toàn công suất và đặc tính của tín hiệu (Power and signal integrity)
    - Thiết kế và xác nhận ở mức hệ thống cho các mạch điện tử (Electronics system level (ESL) design and design verification)

    2. Dự đoán của DAC
    - Sự phát triển của các thiết bị dân dụng, tự động và các thiết bị truyền thông không dây yêu cầu ngành điện tử phải có sự thay đổi.
    + Yêu cầu thời gian thiết ké ngắn hơn, và sự cạnh tranh của các giải pháp dẫn tới sự ra đời của nhiều ESL tool và các đề xuất mới cho việc tái sử dụng (reuse) giúp cho thời gian thương mại hóa sản phẩm giảm đáng kể.
    + Các thiết bị cầm tay yêu cầu công suât tiêu thụ tháp cùng với các hệ thông tín hiệu phối hợp (mixed-signal) cũng là một chủ đề quan trọng mà DAC đề cập tới.

    - Công nghệ DFM sử dụng cho các thiết kế điện tử bị giới hạn bởi việc giảm kích thước hình học của CMOS. Ngành công nghiệp điện tử phải đối diện với các vấn đề độc lập, cố gắng xử lý cả ESL (đang ngừng lại) và DSM(phát triển do nhu cầu). Sự giảm kích thước hình học của các CMOS trong công nghệ bán dẫn yêu cầu phải phát triển các công cụ ESL mới, khi xu hướng tiến tới công nghệ nano đang mạnh mẽ.

    - Các chủ đề của DAC :
    + Xem xét một số dạng xác nhận thiết kế chính thức, không chỉ là cách kiểm tra độ hoạt động chính xác của chip, mà còn mô phỏng, tiếp tục tăng tốc độ hoạt động của chíp.
    + Phát triển công nghệ mô phỏng : phân tích và kiểm tra trong cùng một tool.
    + Kết hợp phân tích và kiểm tra trong 1 chu kỳ thiết kế và có kiểm soát chặt chẽ.

    3. Chúng ta nên xem các xu hướng phát triển của DAC, đặc biệt là biết được sự phát triển của các phần mềm EDA/CAD, không phải tất cả đều mất tiền có rất nhiều sản phẩm free (tính năng có bị hạn chế) nhưng đủ để chúng ta thử nghiệm về cái mà chúng ta đang quan tâm. Hội thảo là cái "market of ideal", Hope for interesting. NTL


    As we move from the New Year through January and into February and beyond, we are well into the preparations for the Design Automation Conference (DAC) where the electronic design industry exchanges information on new tools and technologies, management practices, products, methodologies and processes. That this year will be no different was clear at the recent meeting of this year's Technical Program Committee. In fact, this year's technical program promises five full days of discussions on the most timely and difficult challenges facing design teams worldwide: submitted technical papers, special sessions, and panels. And with over 200 exhibitors, the floor will be full of demonstrations of the latest products.

    I don't need a crystal ball to tell you that design for manufacturing (DFM), power and signal integrity, electronic system level (ESL) design and design verification continue to challenge even the most experienced electrical engineer. As we go further down into even smaller geometries, complexity becomes much more than a buzz word.

    Here are my predictions for 2005:

    The electronics industry is changing as it responds to demands from consumer electronics, automotive and wireless communications communities. With applications shortening design cycles and driving solutions, we're seeing more ESL tools and new approaches for design reuse to enable faster and more efficient time to market cycles. Portable devices have forced us to reconsider power reduction and mixed-signal design is again a hot topic as we devise interfaces to the consumer.

    DFM becomes more critical designs move to smaller geometries. The industry is facing disparate problems as it tries to handle both ESL (pulling up) and DFM (pushing down). Increased productivity means design at a higher level, but with more and more detailed information bubbling up; smaller dimensions mean the need to understand the detailed manufacturing challenges at the higher level to utilize every nanometer. ESL is happening, and foundries, designers and tool developers must work together to make increased yield possible.

    Though some view formal verification as the only way to test a chip's accuracy, simulation and acceleration continue to play an enormous role. Simulation isn't going to go away, and formal methods aren't, either; analytic and test-case methods in the future will combine to get the design cycle under control.

    And, what about an integrated design flow that's been promised to the design community for more years than I can remember? From the looks of the DAC program, we're getting closer, but we're still on the way.

    At DAC, you can be assured that these challenges will be debated and disputed in an open and lively environment. Down one escalator ride, the electronic design automation (EDA) companies from the established to the emerging and entrepreneurial will be on the exhibit floor with answers to many of today's design challenges.


    The 42nd DAC Conference
    The 42nd DAC will be held June 13-17, 2005, in Anaheim, CA, and promises discussion on all of these important challenges. More details on DAC are found at Don't miss out; complexity waits for no one and no design tool.


    About the Author
    William H. Joyner, Jr., is a Research Staff Member at IBM and is on assignment as Director of Computer-Aided Design and Test at the Semiconductor Research Corporation, where he administers part of the university-based research program of this not-for-profit industry consortium. At the IBM Thomas J. Watson Research Center in Yorktown Heights, New York, he worked from 1973 to 1998 in the areas of software and hardware verification, logic synthesis and simulation, and physical design. He managed research groups in logic synthesis, front-end design, technology design, and verification, and had assignments on the planning staff of the IBM Director of Research and as manager of IBM corporate Ph.D. recruiting. Joyner was involved in the research and development of the first practical automated logic synthesis tool.

    Joyner is and is a member of the executive committee of the Design Automation Conference and EDA industry chair of that conference for 2002. He previously served as associate editor of IEEE Transactions on VLSI Systems, co-chair of the Design Technology Working Group for the 2003 International Technology Roadmap for Semiconductors, associate editor of ACM Transactions on Design Automation of Electronic Systems, on the executive committee of the International Conference on Computer-Aided Design, and on the program committees of DAC and ICCAD. Joyner is a Fellow of the IEEE and a graduate of the University of Virginia (BS, engineering science, 1968) and of Harvard University (PhD, applied mathematics, 1973). His email address is
    Lần sửa cuối bởi nothingtolose; 14-06-2005 lúc 08:23 PM

  2. #2
    Uỷ viên ban điều hành Box khoa ĐTVT Avatar của nothingtolose
    Tham gia ngày
    Sep 2004
    Bài gửi

    Mặc định

    Bài 2 : 2005 : Năm của xác lập và tái sử dụng thiết kế (2005 : The Year of Verification Reuse )
    Electronics Engineering Trends in 2005 Series
    Sean Smith
    Denali Software

    Verification is now widely recognized as one of the key bottlenecks to producing today's application specific integrated circuits (ASICs), systems on chip (SoCs), and application specific standard products (ASSPs). Many of the problems associated with designing and implementing large designs in deep submicron processes are being solved, at least from a back-end perspective.

    Over the last few years a great deal of effort has been expended by the design and electronic design automation (EDA) communities on conquering the challenges of implementation in today's silicon processes. Also, the design community has finally started really embracing the concepts of design intellectual property (IP) and the benefits of reuse that it brings. New complex industry standard interfaces like PCI Express, SATA, and USB 2.0 have been a key part of that success.

    These modern protocols have now reached a point on the complexity curve that clearly makes it undesirable for each design team to spend resources on building internally developed solutions and still be successful. Design teams are now leveraging commercial IP solutions more often than any previous point in the history of computing.

    As a result of the proliferation of these new standard interfaces, designers can now put together complex SoCs using commercial IP solutions much more quickly than in the recent past. Sounds like great news for those building complex systems.

    Unfortunately, this increase in productivity in SoC design has not been matched by a similar increase in productivity from a functional verification standpoint, which means that the productivity gap between design and verification is continuing to grow. As a result of this widening gap, some of the industry's brightest people are finally starting to focus on the verification problem, and more specifically, how to achieve large productivity increases through verification reuse.

    Clearly, the industry is seeing benefits of design reuse, but if up to 70% of the overall effort on chip product is verification, there must be a large opportunity to increase productivity through verification reuse. It is true that verification teams have been reusing bus functional models and monitors from testbench to testbench for some time now, but I would define this type of reuse as horizontal reuse. There are other opportunities to expand horizontal reuse of verification IP from just models/monitors to include reusing stimulus/testcases, functional coverage metrics and even entire testbenches.

    Furthermore, there are tremendous opportunities in "vertical reuse" that make it possible to reuse all the above from block level to the full chip and system level, and from transaction level to register transfer level (RTL) to gates. The opportunity here for productivity increases is huge and this will be essential in fighting the verification gap.

    2005 will be the year of verification reuse. I predict we will see more focus on this from the EDA vendors in terms of building reuse methodologies for verification into their products, and from specialized EDA/IP companies that provide targeted verification IP components for reuse. IP providers will be looking to enable verification reuse around a specific core or protocol. End users will be putting together verification reuse strategies within their companies to enable rapid verification of these large systems.

    The gap between design productivity and verification productivity has reached a critical point and the industry's ability to deliver 50-million gate SoCs is largely dependent on solving the verification reuse problem. If the industry fails to address this issue, I believe we will see a meltdown much as was seen with ASIC timing closure five years ago.

    About the Author

    Prior to joining Denali, Sean Smith was a lead verification engineer at Cisco Systems where he led verification efforts on numerous systems, ASICs, and SoCs using a wide variety of verification techniques and technologies. These included directed random testing, assertion-based verification and coverage-based verification. Smith has an expert-level knowledge of HVLs, and in addition to his work at Cisco, he was also active in industry standards bodies including IEEE and Accellera. His email address is

    Tóm tắt :

    - Xác lập thiết kế (Design Verification) được coi là chìa khóa quan trọng trong việc thiết kế các IC dành cho các ứng dụng chuyên dụng, (ASICs), các hệ thống trên 1 chíp, và các sản phẩm tiêu chuẩn dùng cho các ứng dụng chuyên dụng (ASSPs). Có rất nhiều vấn đề liên quan tới việc thiết kế và cài đặt các thiết kế lớn ở mức xử lý bán dẫn(layout) cần được giải quyết.

    - Cùng với sự phát triển của các công cụ EDA các nhà thiết kế cuối cùng cũng bắt đầu nhận ra rằng cần phải nắm lấy các nguyên lý cơ bản của các
    thành phần tri thức IP-intellectual property và các lợi ích mang lại từ việc tái xử dụng các IP. Một số chuẩn giao tiếp công nghiệp phức tạp như PCI Epress, USB 2.0, SATA đã được xây dựng thành công dưới dạng các IP.

    - Sự ra đời và phát triển của các IP giúp cho thời gian thương mại hóa sản phẩm nhanh hơn, giúp cho các nhà thiết kế tập trung vào việc phát triển các tính năng mới của sản phẩm để kết hợp với các IP có sẵn. Việc xây dựng các IP cũng trở nên linh hoạt do sự ra đời của các ngôn ngữ mô tả hệ thống như VHDL, Verilog HDL, System Verilog, System C, VHDL_AMS (Analog Mixed Signal). Các dang IP khác nhau cũng giúp cho các nhà thiết kế thuận tiện hơn trong việc lựa chon các phương thức cài đặt thiết kế cũng như giá thành của thiết kế. Có 3 loại IP Core cơ bản là Soft IP, Firm IP, và Hard IP
    *Soft IP :
    + Có khả năng tổng hợp (synthesizable) các mô tả ở mức hành vi
    + Được xây dựng bằng các ngôn ngữ HDL (VHDL/Verilog)
    *Firrm IP:
    + Các mô tả ở mức cấu trúc (Gate level, nestlist)
    + Được cung cấp dưới dạng HDL
    *Hard IP:
    + Các mô tả ở mức vật lý.
    + Cung cấp các file layout khác nhau của các mô tả vật lý.

    Figure 1 : Lược đồ Gajski's

    Đánh giá :

    + Với sự phát triển các chức năng phức tạp cho thiết bị, sự ra đời của IP là cần thiết và tất yếu, sự kế thừa và tái sử dụng tài nguyên phần cứng là một bước phát triển mới so với việc tái sử dụng mã phần mềm.
    + Đòi hỏi các công cụ phân tích (analysis), xác lập (verification), DFT(Test for design ) và layout tối ưu là tốn kém nếu muốn phát triển đến mức ASIC or ASSP (hàng trăm nghìn USD cho 1 bộ công cụ dùng trong thời gian nhất định)
    + Tuy nhiên phát triển các soft IP là hoàn toàn có thể, các phần mềm hỗ trợ FPGA và CPLD đã được cung cấp miễn phí (tuy nhiên hiệu suất xác lập không cao). Lợi nhuận của các IP đem lại rất lớn (Viterbi IP được bán 100K USD, MPEG2-4 hàng trăm nghìn USD cho 1 giấy phép sử dụng ....)
    + Ngôn ngữ HDL đủ mạnh cho phat triển hệ thông toàn vẹn và không phải là quá khó khăn để nắm bắt.

    Chu trình thiết kế mới là : (Ý tưởng) Methodology + Phân tích cấu trúc(Structure)/Hành vi(Behavior) của hệ thống + Lập trình bằng HDL + EDA Tool cho xác lập/kiểm tra/layout = SoC/ASIC/ASSP

    Figure 2: mC 16-bits tập lệnh = 32

    Figure 3: Khối xử lý toán học và logic (ALU)
    Lần sửa cuối bởi nothingtolose; 15-06-2005 lúc 02:58 AM

  3. #3
    Uỷ viên ban điều hành Box khoa ĐTVT Avatar của nothingtolose
    Tham gia ngày
    Sep 2004
    Bài gửi

    Mặc định

    Bài 3 : Integrated Design Flows: The 2005 Design Challenge
    Premal Buch and Kam Kittrell
    Magma Design Automation

    The convergence of computer and communications applications into a single electronics device and the need to keep pace with Moore's law by designing at ever-smaller geometries places new demands on designers and EDA tools. New physical effects require new design and analysis methods, while the larger design size associated with these geometries drives tools to ever-higher performance and capacity.

    To answer the increasing difficulty of designing today's ICs, the prevailing trend in the EDA industry is to cope with growing complexity by creating integrated design flows. Complexity, density, performance, power, signal integrity and yield are all inextricably intertwined and cannot be addressed by flows made up of separate point tools. In such flows, critical errors cannot be identified until late in the design process, and solving one problem often creates another, forcing time-consuming design iterations. With a tightly integrated flow, design issues can be addressed concurrently, allowing designers to achieve better results on more complex designs in less time.

    The solution sounds simple—and would be, were it not that most EDA tools are based on different databases. Thus, since each tool uses different design data to do its job, each tool in the flow cannot comprehend what effect its operations have on the rest of the implementation process. The most common approach then has been to create a single database. This approach creates the illusion of enabling simultaneous optimization of power, area, signal integrity, and so on, but creates only a central repository for static storage of data. Without the ability for simultaneous optimization, designers must use highly iterative post-fix methodologies that significantly increase design effort and reduce overall quality of results.

    The key to true simultaneous optimization is an in-memory unified data model, quite different from a database. The latter is a static snapshot of data, while a data model is a live, in-memory representation of the design. With a common data model, all design and analysis algorithms can operate at the same time. A common data model truly unites the synthesis and place-and-route flows. Physical information can be provided to the synthesis engines early in the design cycle for faster, more accurate synthesis. Process information from foundries and more-accurate models can be better leveraged to ensure higher yields. Some major EDA vendors have been espousing the benefits of a common database, but this masks the fact that their design systems do not use unified in-memory data. Simultaneous optimization is therefore not possible.

    EDA vendors will continue to work to provide a more integrated flow over the next 12-18 months. It will be interesting to see whether they will provide a common data model approach. For most EDA vendors, this will require completely re-architecting their tool flows. The question for 2005: will new capabilities be introduced to the design methodology as an integrated element in an overall simultaneous optimization flow, or added as a post-fix step? If the latter, then the vendor is still basing their design systems on a database methodology, an inherently flawed approach.

    About the Authors

    Premal Buch is the general manager of the Design Implementation Business Unit at Magma Design Automation. Prior to that, he served as vice president of Product Development in charge of Design Implementation at Magma. Buch was one of the first members of Magma's engineering team and one of the main architects of Magma's Blast Fusion™ system. He has worked on all aspects of timing closure throughout the netlist to GDSII flow. Buch received a doctorate degree in Computer Aided Design from the University of California, Berkeley.

    Kam Kittrell is the general manager of Magma's Logic Design Business Unit. Since joining Magma in 1999, Kittrell has held applications and engineering management positions across Magma's entire product line. Prior to joining Magma, he served as a product engineer with Ambit Design Systems, later Cadence Design Systems. Kittrell has 15 years experience in ASIC design implementation. He holds a bachelor's degree in electrical engineering from Texas A&M University.

    Bài 3 : Mô hình thiết kế tích hợp - Thách thức của phương pháp thiết kế trong năm 2005.

    Sự hội tự của các ứng dụng máy tình và truyền thông trong 1 thiết bị điện tử và sự cần thiết phải giảm kích thước hình học của CMOS để giữ nguyên tính đúng đắn của định luật Moore, đặt ra những yêu cầu mới cho các nhà thiết kế và các công cụ EDA. Các hiệu ứng vật lý mới yêu cầu các các phương pháp thiết kế và phân tích mới, trong khi các thiết kế có qui mô lớn kết hợp và các công nghệ CMOS hiện đại kết hợp với các công cụ để luôn luôn đạt hiệu suất và dung lượng cao hơn.

    Để giải quyết sự khó khăn ngày càng nhiều đối với công nghệ thiết kế IC ngày nay, khuynh hướng phổ biến trong ngành công nghiệp EDA là bao trùm việc tăng nhanh của độ phức tạp trong thiết kế bằng cách tạo ra các mô hình thiết kế tích hợp. Độ phức tạp, mật độ, hiệu suất, công suất, tín hiệu tích hợp và các yếu tố phát sinh, tất cả được gắn bó và liên kết chặt chẽ với nhau và không thể được xác định bởi các mô hình được tạo nên từ các công cụ với tính năng độc lập. trong các mô hình thiết kế kiểu này, các lỗi then chốt không thể được xác định trong quá trình thiết kế, và việc giải quyết một vấn đề thường gây ra các vấn đề khác, khiến cho thời gian dành cho việc thiết kế kéo dài và công việc lặp lại nhiều lần. Với các mô hình thiết kế tích hợp chặt chẽ, các thiết kế đưa ra có thể được xác định đồng thời, chó phép các nhà thiết kế đạt được các kết quả tốt hơn đối với các thiết kế phức tạp trong thời gian ngắn hơn.

    Trong các mô hình thiết kế độc lập, các công cụ EDA thường tạo ra các cơ sở dữ liệu riêng, mỗi một công cụ trong mô hình thiết kế độc lập không có liên quan đến nhau điều này ảnh hưởng tới các hoạt động của chung cũng như đối với các quá trình thiết lập khác trong mô hình. Phương pháp thông dụng nhất là tạo ra một cơ sở dữ liệu duy nhất. Phương pháp này gây ra sự đánh lừa về khả năng tối ưu đồng thời một số đặc tính như công suất, kích thước của IC, sự tích hợp của tín hiệu và nhiều đặt tính khác, tuy nhien nó chỉ tạo ra duy nhất một khu lưu dữ liệu trên các ổ đĩa. Thiếu khả năng tối ưu đồng thời, bưộc các nhà thiết kế phải sử dụng các ý tưởng thiết kế ban đầu lặp lại nhiều lần nhằm tăng đáng kể hiệu quả của thiết kế và làm giảm đi về tổng thể chất lượng của các kết quả.

    Chìa khóa để tối ưu đồng thời và chính xác một mô hình dữ liệu không định kiểu nhớ trong, khá khác so với 1 cơ sở dữ liệu. Gần đây được sử dụng là một bộ nhớ tĩnh tức thời cho dữ liệu trong khi một mô hình dữ liệu vẫn tồn tại. Với 1 mô hình dữ liệu thông thường, tất cả các phân tích và thuật toán có thể hoạt động đồng thời. Một mô hình dữ liệu thông thường liên kết chính xác các quá trình tổng hợp và place-and-route. Các thông tin vật lý có thể được cung cấp sớm cho bộ máy tổng hợp trong chu kì thiết kế giúp cho quá trình tổng hợp nhanh và chính xác. Việc xử lý thông tin từ các ngồn khác nhau và các mô hình chính xác hơn có thể tốt hơn, tích cực hơn đảm bảo cho các quá trình kế thừa.

    Các nhà cung cấp công cụ EDA sẽ tiêp tục làm việc để cung cấp các mô hình thiết kế có độ tích hợp cao trong khoảng 12-18 tháng tới. Đối với phần lớn các nhà cung cấp EDA, điều này đòi hỏi hị phải tái cấu trúc lại hoàn toàn các công cụ hiện thời của họ.

    Câu hỏi đặt ra trong năm 2005 : có khả năng đưa ra một hệ phương pháp thiết kế mới như là một thành phần tích hợp nằm trong một mô hình tối ưu đồng thời và tổng quát, hoặc thêm vào như là một bước tiền sửa đổi. Nếu điều này xảy ra chậm hơn thì các nhà cung cấp sẽ vẫn dựa trên các hệ thống thiết kế của họ với một cơ sở dữ liệu được xây dựng có phương pháp, nhưng chỉ là một phương pháp không hoàn thiện

    Phụ lục : Mô hình thiết kế hardware/software co-design
    Lần sửa cuối bởi nothingtolose; 17-06-2005 lúc 11:45 AM

  4. #4
    Uỷ viên ban điều hành Box khoa ĐTVT Avatar của nothingtolose
    Tham gia ngày
    Sep 2004
    Bài gửi

    Mặc định

    Bài 4: Công nghệ tương tự tiến lên phía trước - Analog Comes to the Forefront in 2005
    Electronics Engineering Trends in 2005 Series
    Mahendra Jain
    QualCore Logic

    Analog is once again gaining in importance as every application or end-user product today has some analog component. This is especially true for consumer electronics, the area that continues to thrive and the one that drives the rest of the industry. Every complex chip design team needs to consider power management, mixed signal, data conversion and signal processing, all considerations of the analog domain. This means that 2005 will be the year that analog comes to the forefront of electronics design.

    Unfortunately, the many years of Digital Rule have taken their toll and fewer electrical engineers have analog domain knowledge or expertise. After all, high school students began flocking to universities in the 1970s to learn more about computers and the binary code that drove them and they haven't stopped since.

    Unlike digital designers who have tools to support their efforts, analog expertise often comes with years of experience. Add to that the few available software tools that can predict analog behavior to support the work and it's easy to see why no one would choose to learn this highly specialized discipline.

    Appearances can be deceiving. To begin, with fewer trained and experienced analog and mixed-signal designers, those with the expertise are sought after which makes them eminently employable with commensurate salaries.

    Therefore, the call goes out to the entire electronics community to increase awareness of the analog domain and how it applies to today's integrated circuits (ICs).

    QualCore Logic took an unusual approach when we identified analog as a growth opportunity about two years ago. It was at that time that we began strengthening our analog and mixed-signal silicon intellectual property (IP) expertise when we acquired all of the analog and mixed-signal IP and the experienced analog engineering team.

    We took it a step further by relocating the analog design team from Texas to our Sunnyvale, CA, headquarters, which also serves as a design center. From there, we began hiring in earnest designers to strengthen and expand our analog expertise in the U.S. and in India. Over the past year, we have hired 50 additional engineers, many with advanced degrees and very large scale integration (VLSI) experience. Junior engineers were paired with an experienced member of the analog design team in order to learn our internal design flow and also learn more advanced analog IC design techniques.

    The team, which now totals more than 60 analog engineers, is split between a design center in Hyderabad, India, and the one in Sunnyvale. Expected to expand to 100 this year, our analog design team complements an existing digital design team.

    We believe that we're at the forefront of the analog design trend, but more is needed to build an infrastructure of support. The industry needs more usable tools, more analog and mixed-signal IP and universities must build strong curriculum for this area. Additionally, companies with offshore development typically specialize in digital design and not analog. We see a growing need in this area as well.

    With renewed emphasis on the analog domain and the need for analog and mixed-signal design expertise, 2005 is shaping up to be the year of the analog designer.

    About the Author
    Mahendra Jain is president and chief executive officer (CEO) of QualCore Logic Inc. of Sunnyvale, CA, a leading provider of digital, mixed-signal and analog IP for SoC designs. Previously, he was vice president of operations of TeraBurst Networks Inc., where he was responsible for establishing its manufacturing operations test, quality and relationships with suppliers, contract manufacturers and foundries. Early, Jain was vice president of Worldwide Marketing for Sagantec. He was executive director of VHDL International and a director of ASIC vendor relationships at Compass Design Automation. Jain was co-founder and editor-in-chief of ASIC Technology and News. Formerly director of ASIC customer engineering, Jain managed 16 design centers worldwide, while working for National Semiconductor and Fairchild Semiconductor. He was responsible for the development of more than 1,000 ASICs over a seven-year period. Jain, a graduate of Polytechnic Institute of Brooklyn in New York, holds a Master of Science degree in electrical engineering. He also has Master of Business Administration (MBA) degree from Louisiana State University in New Orleans. His email address is

    Bài 4: Công nghệ tương tự tiến lên phía trước - Analog Comes to the Forefront in 2005
    Electronics Engineering Trends in 2005 Series
    Mahendra Jain
    QualCore Logic

    Công nghệ analog một lần nữa phải tăng tốc đóng vai trò quan trọng, trong tất cả các ứng dụng hay các sản phẩm ngày nay đều có một vài thành phần analog. Điều này đặc biệt đúng đối với các sản phẩm điện tử dân dụng, lĩnh vực tiếp tục phát triển mạnh mẽ, ảnh hưởng tới các ngành công nghiệp khác. Tất cả các nhóm thiết kế chip phức tạp đều cần xem xét việc quản lý công suất tiêu thụ, kết hợp tín hiệu, xử lý tín hiệu và chuyển đổi dữ liệu, tất cả các xem xét này thuộc về lĩnh vực analog. Điều đó có ý nghĩa là năm 2005 là năm mà công nghệ analog phải tiến lên trước trong lĩnh vực thiết kế điện tử

    Thật không may, trong rất nhiều năm các qui tắc thiết kế số liên tục phát triển và giữ vai trò quan trọng, và chỉ có một số ít các kỹ sư điện-điện tử co hiểu hiết về lĩnh vực analog hay thành thạo trong lĩnh vực này. Thêm vào đó, các học sinh cũng bắt đầu tập trung vào các trường đại học từ nhưng năm 1970 để học thêm về máy tính và mã nhị phân cũng như điều khiển chúng và điều này tiếp tục diễn ra.

    Không giống như các kỹ sư thiết kế số, họ có các công cụ hỗ trợ cho công việc của minh, sự thành thạo về lĩnh vực analog chỉ có thể đạt được bằng kinh nghiệm thu được sau nhiều năm làm việc. Thêm vào đó chỉ có một số ít các công cụ phần mềm có thể dự đoán được hoạt động của mạch tương tự
    để hỗ trợ công việc và rất dễ để thấy rằng tại sao không có ai muốn học những kiến thức đặc biệt và khó trong lĩnh vực analog.

    Sự thiếu hụt các chuyên gia trong lĩnh vực analog là một khó khăn chủ yếu mà các công ty thiết kế mạch điện tử đang phải đương đầu. Hiên nay các chuyên gia trong lĩnh vực thiết kế analog luôn được chào đón với mức lương hấp dẫn tuy nhiên nhu cầu là rất lớn khi mà ngành công nghệ thiết kế IC hay các thành phần tri thức (IP) ngày càng phát triển.

    Công ty QualCore Logic xác định rằng công nghệ analog đã có tăng trưởng trong 2 năm qua. Đó là khoảng thời gian mà công ty bắt đầu củng cố và phát triển các thành phần tri thức analog hay mixed-signal cũng như nâng cao kinh nghiệm của đội ngũ kỹ sư trong lĩnh vực analog.

    Sự thiếu hụt các chuyên gia trong lĩnh vực analog là điều rõ ràng khi mà các kiến thức trong lĩnh vực này ngày càng khó do công nghệ xử lý bán dẫn đang tiến tới giới hạn cuối cùng (45nm CMOS), rất ít người có đủ quyết tâm để theo đuổi lĩnh vực này nhất là khi các SV không còn hứng thú nhiều với công nghệ tương tự trong một "kỷ nguyên số".Đối lập với đó vai trò của công nghệ tương tự lại rất quan trọng vì thông tin mà con người cảm nhận hay hiểu được lai là tín hiệu tương tự. Để giải quyết khó khăn một mặt các công ty EDA phải cộng tác với nhau để phát triển mạnh hơn các công cụ hỗ trợ thiết kế tương tự, xây dựng các analog hoặc mixed-signal IP, các trường đại học phải xây dựng nhiều môn học cho lĩnh vực này.

    Với những thay đổi mới tập trung vào lĩnh vực analog và nhu cầu về các chuyên gia trong lĩnh vực analog và mixed-signal, năm 2005 được coi là năm của các kỹ sư thiết kế analog.

    Phụ lục :

    1. Các lĩnh vực mà các kỹ sư thiết kế analog đang tập trung nghiên cứu

    - Mạch điện Low power, low voltage ứng dụng cho thiết bị cầm tay, y tế ...

    - Mạch cao tần và khả năng tích hợp mạch cao tần với các thành phần analog hay digital khác, các mạch tần số siêu cao sử dụng cấu trúc heterostructure (nGhz)

    - ADC, DAC tốc độ cao, độ phân giải lớn.

    - High speed memory, flash-memory : DRAM, XDRAM ...

    - CIS : CMOS Image Sensor

    2. 8 đặc điểm và mối liên quan lẫn nhau trong thiết kế analog - Tiến trình chung cho thiết kế analog

    3. Ví dụ về thiết kế Full differential OTA (Output Transconductance Amp)

    Lần sửa cuối bởi nothingtolose; 17-06-2005 lúc 01:33 PM

  5. #5
    Uỷ viên ban điều hành Box khoa ĐTVT Avatar của nothingtolose
    Tham gia ngày
    Sep 2004
    Bài gửi

    Mặc định

    Bài 5: Định dạng xtUML,tương lai của chúng ta - xtUML is in Our Future
    Electronics Engineering Trends in 2005 Series
    Stephen J. Mellor
    Accelerated Technology

    Embedded software developers have a reputation in the software world at large for being a bit slow. Not dim, you understand—everyone knows we tackle sophisticated problems—but slow to pick up on new software tools and languages.

    This accusation has some truth. Today, some 77.2% of projects use some C, another 46.2% use assembly language, and 44.2% use C++. (The numbers add up to more than 100% because a project may use more than one language.) Hardly anyone in IT would think of writing in a language as close to the machine as C, let alone assembly code, these days.

    We embedded developers would quickly retort that our problems have to be very efficient, very small, and in many cases, very fast too. Moreover, we need to have complete control over the generated code, and that is taken away from us by programming language compilers.

    We recognize, of course, the advantages of writing code at a higher level of abstraction. After all, studies for nearly thirty years have shown that we can write the same number of lines of code per day, irrespective of the language. Since we get more functionality for a line of C++ than for a line of assembly, it stands to reason that we can increase productivity if we use a more abstract language.

    Meanwhile, the IT folks are moving towards higher-level-still languages such as the Unified Modeling Language. The UML has made some headway in the embedded market, mostly as a sketching language, or as a blueprint for further software development. It is also an executable language, with state machines for modeling concurrent behavior and exploring synchronization issues, which would make the language appropriate for us, but it is so far away from the machine it seems even more unlikely than using C++ in the embedded space.

    But what if you could generate small, efficient code? And what if you could have complete control over it? That would give us the advantages of a higher-level language while still meeting our performance constraints. Enter Executable and Translatable UML. xtUML is a subset of the UML with a defined execution semantics that constitutes an executable language that can be translated, according to a set of rules, into an implementation.

    The rules are completely open. If you can code it, you can write a rule to code it. Moreover, any rule we write can be used on the next project too, so our model compilers get better and better, just as programming language compilers have done. You can even write rules that generate silicon. This gives the embedded engineer total control over the generated output.

    This Crystal Ball sees significant uptake of xtUML over the next three years. There are efforts underway in telecommunications and in the Object Management Group (the body that brought us UML) to standardize on executable UML. These standards will make the technology accessible to more embedded engineers, and the combination of a higher level of abstraction to increase productivity, state machines to capture concurrency, and total control over the generated code make xtUML irresistible.

    About the Author

    Stephen J. Mellor is an internationally recognized pioneer in creating effective, engineering approaches to software development. In 1985, he published the widely read Ward-Mellor trilogy Structured Development for Real-Time Systems, and in 1988, the first books defining object-oriented analysis. Stephen also published Executable UML: A Foundation for Model-Driven Architecture in 2002. His latest book MDA Distilled: Principles of Model-Driven Architecture was published in 2004.

    Stephen co-founded a company focused on tools to execute and translate UML models in the context of Agile MDA. He is now Chief Scientist of the Embedded Systems Division at Mentor Graphics. In his copious spare time, he acts as Chair of the IEEE Software Industrial Advisory Board.

    You can reach him at and through

  6. #6
    Uỷ viên ban điều hành Box khoa ĐTVT Avatar của nothingtolose
    Tham gia ngày
    Sep 2004
    Bài gửi

    Mặc định

    Bài 6 : Năm 2005 sẽ công bố bộ công cụ cho SystemVerrilog - 2005 will be the Year of SystemVerilog Tool Announcements
    Electronics Engineering Trends in 2005 Series
    Michiel Ligthart
    Verific Design Automation

    As the great physicist Niels Bohr once jokingly remarked, predictions are very difficult, especially with respect to the future. Although I am in no position to argue with a scientist of Bohr's caliber, I do think that some predictions are easier than others, especially if one has an insider's edge.

    Therefore, at Verific Design Automation, we predict that 2005 will be the year where the electronic design automation (EDA) industry will see introductions of several SystemVerilog-based design tools.

    In 2003, we noticed that many people were talking about SystemVerilog, especially EDA vendors Mentor Graphics and Synopsys, but there was very little market pull. It seemed the design community wasn't that interested (yet). This started to change in late 2003, when we got some indication from large semiconductor companies that they were seriously looking at SystemVerilog.

    As a provider of VHDL and Verilog front-ends to the EDA market, we obviously were monitoring this closely. We also realized that we had an obligation here. Too often initiatives like these are on hold for years due to the chicken/egg effect. That is, designers aren't flocking to SystemVerilog because there are no EDA tools, and EDA vendors aren't investing in the development of a SystemVerilog front-end because there are no customers.

    Verific Design Automation could make the difference here by taking the lead and develop a common front-end. Hence, we set out in 2004 and put significant resources into the development of a SystemVerilog parser, analyzer, and elaborator, which we license to EDA and semiconductor companies worldwide.

    This has not been altogether easy. First, we needed to develop a comprehensive SystemVerilog test suite so we would have something against which to compare ourselves. We made sure that the test suite was developed independently from the software to prevent fault masking. Next came the issue of which version to support. After deciding to stick with SystemVerilog 3.1, we quickly found out that assertions (often referred to as SVA) were not very well defined in 3.1 and so we switched to 3.1a for SVA. While we were busy implementing fancy SystemVerilog constructs such as interfaces, we often scratched our heads about what the Language Reference Manual really intended to attain. But, in the end, we came up with the first version of a commercial and reusable parser, analyzer, and elaborator for SystemVerilog.

    As a result of these efforts and our analysis of this market, we predict that the industry will see a variety of existing EDA tools supporting SystemVerilog 3.1 during the course of the year. Hardware description level (HDL) entry, logic synthesis, formal verification, simulation, emulation, simulation acceleration, and others can all draw from the existence of this common front-end. In the end, it is, of course, the end-user who really benefits. Not only does SystemVerilog become available sooner, but the front-ends from several EDA tools will actually be common. And for those of us who remember the early '90s, when every EDA tool had its own supported HDL subset, that may very well be biggest gain of all.

    About the Author
    Michiel Ligthart is Chief Operating Officer for Verific Design Automation in Alameda, CA. Prior to joining Verific, Ligthart was VP and GM of west-coast operations for Theseus Logic, a startup in asynchronous logic. Before that, he spent 8 years with Exemplar Logic in engineering and marketing roles. Ligthart started his career with Philips Research Labs in California, and was a visiting scholar at the Center for Integrated Systems at Stanford University. He has an MSEE degree from Delft University of Technology, the Netherlands.

  7. #7
    Uỷ viên ban điều hành Box khoa ĐTVT Avatar của nothingtolose
    Tham gia ngày
    Sep 2004
    Bài gửi

    Mặc định

    Bài 7 : Matlab - sự trợ giúp cho các công cụ EDA - MATLAB: The New Frontier for EDA Tools
    Electronics Engineering Trends in 2005 Series

    Niraj Shah, Ph.D.
    Catalytic, Inc.

    We're mid-decade of the "New Millennium" and the electronic design automation (EDA) industry still remains uncertain of its growth and, dare I say, pessimistic about its future. I, however, have a much different view and, in fact, believe the EDA industry is on the upswing, driven by new ideas and successful completion of new breakthrough projects. Heretofore, no one has properly described the industry's future or given the industry a look at how it will prevail.

    The EDA industry has always had a major shift when a new language is used for designing systems. Recently, much of the EDA community has hyped SystemC, System Verilog, and other so called "Electronic System Level" (ESL) languages as the new frontier. However, none of these candidates have gained traction in the design community. Does this mean system designers are averse to using higher-level languages to describe their system? No!

    Many are already using such a language. Consider the signal processing design community: they almost all use MATLAB, a modeling environment from The MathWorks. MATLAB provides three major features to system designers:

    An intuitive interface that makes it easy for designers to quickly model their designs
    A library of pre-developed functions
    Powerful graphing and visualization capabilities that aid in analysis and debugging of signal processing algorithms.

    Despite being the de facto standard for signal processing design entry, MATLAB is far from being the next ESL language. It is a very powerful modeling language, but there is currently no automated path to transition algorithms described in M (MATLAB's language) to an environment more suitable for verification or implementation.

    This is where the EDA industry enters. Instead of pushing new languages for system design, we should be creating tools that integrate with designers' existing design flow. The MathWorks has already solved the difficult part of the next frontier of EDA: adoption. Now, all that system designers require are tools to make the M language the "golden model" for system design:

    The ability to easily convert floating-point algorithms to fixed-point within MATLAB
    Fast simulation of MATLAB programs would enable efficient application-level simulations allow designers to make system level trade-offs
    Efficient C-code generation from the M language would enable designers to effectively transition their algorithms to an ASIC or FPGA verification flow and to implementation on a digital signal processor (DSP).

    A design and verification flow based on these tools will dramatically shorten design time and reduce errors for a variety of implementation targets, including ASICs, FPGAs, and programmable processors.

    As we continue to move through this decade and beyond, the EDA industry will respond because the time-honored ritual of identifying designers' problems and solving them will prevail. That's why I'm optimistic that 2005 is the start of something grand.

    About the Author
    Niraj Shah is a product marketing manager at Catalytic, Inc. in Palo Alto, Calif. He recently received a Ph.D. in electrical engineering and computer sciences from the University of California at Berkeley. His research focused on programming models for application-specific processors. Previously, Shah was a venture partner at ITU Ventures, an early-stage venture capital firm investing in companies emerging from leading research institutions. His email address is

+ Trả lời chủ đề

Thông tin chủ đề

Users Browsing this Thread

Hiện có 1 người đọc bài này. (0 thành viên và 1 khách)

Chủ đề tương tự

  1. Nghỉ hè năm thứ 4 làm cái j?
    Gửi bởi monster trong mục Giảng đường khoa ĐTVT
    Trả lời: 2
    Bài cuối: 18-07-2006, 04:14 PM
  2. Nghỉ hè sau năm thứ 4 , làm gì bây giờ ??
    Gửi bởi vangregor trong mục Giảng đường khoa ĐTVT
    Trả lời: 25
    Bài cuối: 16-07-2006, 10:00 PM
  3. Những sản phẩm công nghệ tuyệt nhất trong 50 năm qua
    Gửi bởi Mr.vulh_bk trong mục Diễn đàn Học tập và Nghiên cứu KH Sinh viên
    Trả lời: 1
    Bài cuối: 28-03-2006, 01:34 PM
  4. Trả lời: 6
    Bài cuối: 18-11-2005, 09:37 AM

Từ khóa (Tag) của chủ đề này

Quyền viết bài

  • Bạn không thể gửi chủ đề mới
  • Bạn không thể gửi trả lời
  • Bạn không thể gửi file đính kèm
  • Bạn không thể sửa bài viết của mình

About svBK.VN

    Bách Khoa Forum - Diễn đàn thảo luận chung của sinh viên ĐH Bách Khoa Hà Nội. Nơi giao lưu giữa sinh viên - cựu sinh viên - giảng viên của trường.

Follow us on

Twitter Facebook youtube